當你需要在晶片組與HBM之間提供寬闊的橫向連接並有可及的熱路徑時，選擇2.5D封裝;當垂直密度和最小的佔地面積值得堆疊複雜時，選擇三維。真正的問題不是哪個比較好，而是你的系統能承受哪些取捨，因為熱限制、製造能力和良率管理往往會先於頻寬決定。
重點摘要：
- 2.5D 將晶片並排放置，並透過矽中介體、RDL 結構或橋接器連接;3D 堆疊是垂直方向的微凸起或混合鍵結，但許多真實系統會結合兩者。
- HBM 整合是 2.5D 最明顯的例子：處理器需要寬頻介面連接多個記憶體堆疊，且將高功率晶片橫向設置，讓散熱更實用。
- 3D 堆疊將熱量集中於較小的體積，內部晶片離冷卻表面較遠 - - 這比大多數早期架構討論所承認的更為重要。
- 隨著碎粒數量增加，產量管理在兩種方法中變得至關重要;在整合前先設置篩選晶片可降低組裝昂貴失敗的風險，但三維堆疊後的測試存取仍是困難。
- 兩種方法預設成本都不低 - - 大型矽介層成本較高，但三維鍵結、薄化、對準及熱解決方案迅速增加成本。
什麼是定義2.5D與3D包裝
2.5D 封裝將多個並排排列的晶片連接，並利用其下方的高密度互連層連接。最廣為人知的實作使用矽中介器：一種被動的矽結構，具有細緻的金屬布線，能以遠高於傳統有機基板所能允許的密度在鄰近晶片間傳遞訊號。中介器中的穿矽通孔（TSV）將其路由層與下方封裝基板連接。
但並非所有 2.5D 封裝都使用完整的矽中介。RDL（再分配層）中介器以聚合物和銅布線取代矽，以較低成本和更大的面積能力交換部分互連密度。局部矽橋 - - 嵌入有機基板中的小型密集布線條 - - 僅在需要時提供高密度連接，避免了全中介器的成本。
2.5D 封裝中的典型訊號路徑：
晶片→微凸點→介位器/RDL/橋接器→微凸點→相鄰晶片
3D 封裝會垂直堆疊主動晶片。相鄰層間的連接可使用微凸點（細間距焊點）或混合接合（直接銅對銅及介電對介電接合，無需焊接）。當連接必須垂直通過矽晶片時，TSV 可能會將訊號、電源或接地路由晶片，但並非每個三維結構都必須 TSV - - 有些設計會在晶片內正面接合，並在到達垂直介面前將連接線橫向布線。
簡化的三維結構：
上方主動模具
細距互連（微凸起或混合接合）
下主動晶片或基礎晶片
包裝基底
其定義性差異在於幾何結構：2.5D 將模具橫向積分;3D 則是垂直整合。其他所有因素 - - 互連的音高、頻寬、成本、熱行為 - - 都由此而來。
效能取捨：頻寬、延遲與功耗
這兩種架構都縮短了晶片對晶片的通訊路徑，相較於在不同封裝間透過 PCB 路由連接。較短的路徑可降低寄生電容、電阻與電感，進而降低輸入輸出功率並提升訊號完整性。
2.5D 介面可支援非常寬廣的介面。連接四個HBM堆疊的處理器，每個堆疊可能使用1024位元或更寬的介面，每個連接在中介器中移動幾毫米，而非在基板上幾公分。這也是為什麼幾乎所有使用 HBM 的 GPU 和 AI 加速器都依賴 2.5D 整合。
3D堆疊可透過將鍵合墊置於較細間距並分布於晶片區域，提供更高的連接密度。混合鍵距已在生產中展示，使得在小晶片面積內實現數千個連接。當兩個晶片需要極緊密耦合時，這種密度非常有用 - - 例如直接將記憶體堆疊到處理器上，或將大型邏輯設計拆分為兩層緊密整合的層。
但僅以頻寬本身並不能決定採用哪種架構。系統總頻寬取決於介面寬度、訊號速率、協定效率，以及物理層是否能在目標功率下支援所需的資料速率。一個 2.5D 中介器能以中等速度提供 1000 個連接，能提供與一個 3D 堆疊以兩倍速率提供 500 個連接的頻寬相同 - - 前提是兩者都能關閉時序、管理訊號完整性，且能控制功率限制。
根據我的觀察，實際的差異不在於峰值頻寬，而是需要多少頻寬。如果系統只有一個主導介面（例如處理器與 HBM），2.5D 通常會勝出。如果系統需要分散在晶片上的多個短且緊密耦合的連接（例如邏輯對邏輯垂直積分），3D 會更具吸引力。
較短的互連會提升電力效率，但整體系統功率主要由晶片本身主導，而非封裝。我見過一些團隊預期 3D 堆疊能大幅降低功耗，結果發現雖然 I/O 能量下降，但熱阻增加迫使操作頻率降低，部分抵銷了增益。
熱管理：3D 包裝變得困難的地方
熱行為是2.5D與3D封裝之間最關鍵的差異，但在早期架構規劃中常被低估。
在2.5D佈局中，每個晶片通常有直接路徑通往散熱器或冷卻解決方案。高功率晶片可定位以減少熱互動，且熱量在抵達冷卻介面前無需通過其他主動晶片。熱點仍存在，鄰近晶片可透過介層或基板熱耦合，但熱問題仍可透過傳統冷卻控制。
3D 堆疊改變了問題。下部晶片產生的熱量必須通過結合層、互連結構，有時甚至上層晶片本身，才能抵達散熱器。堆疊晶片也能將功率密度集中在較小的體積中。若兩顆晶片消耗大量電力，堆疊可能造成熱瓶頸，限制運作頻率或需要比系統其他部分更嚴格的冷卻。
這不是理論上的擔憂。在評估高功率邏輯3D堆疊的專案中，熱模擬顯示接面溫度在相同冷卻方案下比2.5D等效溫度上升15-25°C，迫使熱設計成本提高或降低效能。
一種緩解方法是非對稱堆疊：將高功率晶片放在低功率晶片（如記憶體或輸入輸出邏輯）旁邊，避免堆疊集中熱量。另一種方法是使用背面電力傳輸或矽冷結構，但兩者都會增加成本與複雜度。
熱極限往往決定3D堆疊是否可行，先於頻寬或成本討論。
製造、良率與已知模具
2.5D 中介器製造成本高昂。大型矽介質體需要專用晶圓廠，且介構器缺陷可能導致整個封裝無法使用。RDL 中介器降低成本，但犧牲互連密度。矽橋 - - 嵌入有機基板中的小型、局部密集布線片段 - - 透過限制矽面積於需要的區域，提供中間地帶。
3D 封裝加入垂直整合工藝：晶片薄化（通常至50微米或更小）、精細對齊（部分情況下達亞微米）及鍵合。混合鍵合需要極為乾淨、平整的表面及精確的溫度控制。基於微凸點的堆疊較為寬容，但仍需嚴格的流程控制。
當值是一個乘數問題。若整合四個晶片，每顆產量為95%，則不含已知良好晶片（KGD）篩選的組合產量約為0.95^4≈81%。隨著晶片組數量增加或晶片成本上升，整合前的晶片測試變得必要。
已知良好晶片是在晶圓層級（或單粒後）測試並驗證符合電氣規格後，才組裝進封裝的晶片。KGD 篩選提升包級產量，但並非免費：它需要探針存取、測試時間、處理及分箱基礎設施。
3D 堆疊讓測試更加複雜。一旦模具接地，內部介面可能無法存取。結合前測試能發現大多數缺陷，但結合後失效 - - 如結合缺陷、互連問題或晶片間相互作用 - - 仍會發生。隨著整合密度增加，內建的自我測試（BIST）、掃描鏈及測試存取機制變得更加重要。
從產量管理的角度來看，2.5D和3D本質上都不算更差。挑戰的規模取決於晶片數量、介面複雜度與製程成熟度，而非封裝類別。
成本：為什麼兩種方法都不便宜
進階封裝成本高昂，且成本結構取決於具體實作方式。
2.5D 封裝成本主要由以下因素驅動：
- 介隙器製造（大型高性能封裝用矽介接器成本可達數百美元）
- 微凸起形成與晶片連接
- 基板與組裝複雜度
- 測試與當量損失
3D 包裝成本主要由以下因素驅動：
- 模具變薄與處理
- 細間距鍵合（混合鍵合工具與製程控制）
- TSV陣型（如有需要）
- 熱管理（較昂貴的散熱器、蒸氣室或液冷）
- 測試與當量損失
對於擁有四個 HBM 堆疊的高容量 AI 加速器，大型矽中介器可能會增加 50 至 150 美元的封裝成本，但系統之所以能運作，是因為中介器能提供產品所需的頻寬與記憶體容量。對於緊湊型行動 SoC，較小的 3D 堆疊成本可能低於將相同功能分散到較大的 2.5D 封裝。
經濟問題不是「哪個封裝更便宜」，而是「哪個封裝能以最低的系統總成本（包括冷卻、板材面積和良率）提供所需的性能」。
實際應用：HBM、晶片組與混合整合
HBM（高頻寬記憶體）是結合2.5D與3D封裝最明顯的範例。HBM 裝置是由垂直堆疊的 DRAM 晶片組成，連接 TSV - - 這是記憶體內部的 3D 整合。在封裝層級，HBM 堆疊置於處理器旁，並透過 2.5D 中介器連接。因此，單一封裝在記憶體內採用 3D 堆疊，並在系統層級進行 2.5D 整合。
這種架構主導了 AI 加速器和高效能 GPU，原因包括：
- 處理器需要寬廣且平行的介面連接多個記憶體堆疊（單一 GPU 可能連接 4-8 個 HBM 堆疊）。
- 保持處理器與記憶體橫向排列，比起垂直堆疊高功率邏輯與記憶體，能提供更好的熱管理。
- 中介器可在高密度下路由數千個連接，而無需對整個系統進行垂直整合。
基於晶片組的處理器也依賴先進的封裝技術。設計不再製造單一大型單晶片，而是拆分為計算、輸入輸出、記憶體控制器及其他功能區塊，每個模組分別製造後在封裝中重新連接。2.5D 整合將這些晶片子橫向連接，而 3D 堆疊則可選擇性地用於快取或緊密耦合的邏輯層。
網路與高速輸入輸出系統利用先進封裝整合SerDes、切換邏輯與PHY，並達到100G+通道所需的緊密耦合與訊號完整性。
當板面受限且堆疊的元件並非全是高功率晶片時，緊湊且行動的系統能從3D整合中受益。將記憶體堆疊到低功耗處理器上，或垂直整合射頻與基帶晶片，可以在不產生熱問題的情況下減少佔用。
何時使用 2.5D 封裝
以下情況下使用 2.5D 包裝：
- 系統包含 HBM 或其他高頻寬記憶體，需要與一個或多個處理器提供寬頻介面。
- 多個晶片組需要以高頻寬通訊，但垂直堆疊會產生熱問題。
- 模具體積較大，橫向排列不會造成不可接受的封裝尺寸。
- 熱管理是優先事項，每個高功率晶片都需要一條直接通往冷卻解決方案的路徑。
- 中介器、RDL結構或橋樑的製造流程已成熟且可得。
2.5D 是大多數基於 HBM 的 AI 加速器和 GPU 的預設選擇，因為它同時解決了頻寬和散熱問題。
何時使用 3D 包裝
以下情況下使用 3D 包裝：
- 系統需要兩個緊密耦合晶片間極高的互連密度（例如邏輯對邏輯整合或快取堆疊）。
- 封裝佔地面積受到嚴格限制，垂直整合提供了必要的尺寸縮小。
- 堆疊晶片具有非對稱的功耗配置（例如高功耗處理器與低功耗記憶體或邏輯），減少散熱問題。
- 該應用可合理化晶片變薄、細間距接合及更積極熱管理所帶來的額外成本與複雜性。
3D 包裝在垂直整合帶來明確且必要的好處時效果最佳 - - 無論是密度、性能或佔地面積，這些優點無法透過橫向整合實現。
混合包裝：結合2.5D與3D。
現代套件越來越多地結合橫向與垂直整合。系統可能會使用3D堆疊來緊密耦合的邏輯晶片，並將這些堆疊連接到HBM、I/O晶片組及其他元件，採用2.5D中介器路由。
此方法為每個介面使用正確的整合方法。邏輯對邏輯連接因高度密度與短延遲而使用垂直接合。需要寬廣平行連接的處理器與HBM介面則使用橫向介面路由。需要不同位置與訊號路由的輸入輸出晶片仍維持在同一橫向平面上。
因此，架構問題正從「2.5D或3D」轉向「系統中哪些部分應該使用橫向整合，哪些應該使用垂直整合」。
如何在2.5D與3D包裝間選擇
從頻寬與延遲需求開始。 辨識哪些介面承載最多資料，哪些連線需要最短路徑。在選擇整合架構前，先繪製每個晶片組及其通訊需求。
及早評估熱限制。 若系統包含多個高功率晶片，請先模擬熱行為，再決定3D堆疊。熱限制通常會讓3D成為選項，避免成本或良率成為考量。
請檢查封裝面積與佔地尺寸限制。 如果所需模具能舒適地安裝於橫向佈局且有可用的電路板區域，2.5D 可避免不必要的堆疊複雜性。如果佔地面積受到嚴格限制，3D可能帶來必要的優勢。
評估製造能力。 確定可用且成熟的製程：中介器尺寸、RDL密度、橋樑技術、接合間距、最高接合器能力、晶片厚度限制。並非所有包裝選項在每個代工廠或 OSAT 都能取得。
規劃良率與測試。 決定何時測試單一模具，以及如何偵測故障。隨著晶片組數量和晶片成本增加，已知良好晶片篩檢變得至關重要。對於3D堆疊，判斷是否需事後測試存取，或是否需要內建測試結構。
比較系統總成本。 包含晶片成本、封裝、組裝、測試、預期良率損失、熱解決方案，以及所提供的性能或密度效益。當封裝成本能提升系統層級效能、電力效率或整合性時，是合理的。
這個決定不是非黑即白的。許多系統會在同一封裝的不同部分同時使用2.5D與3D整合。
結論
2.5D 封裝仍是大多數基於 HBM 系統的實用選擇，因為它提供高橫向頻寬與易於管理的熱設計。當垂直密度與體積減少能證明增加複雜度，或特定晶片因極緊密的垂直耦合而受益時，3D 封裝成為更好的選擇。這兩種方法都不是絕對優越 - - 正確的選擇取決於頻寬、功耗、熱極限、封裝面積、製造能力、良率和成本。隨著整合密度持續提升，結合2.5D與3D方法的混合封裝越來越普遍，讓每個介面都能使用最合適的架構。
常見問題 [常見問題]
Q1。2.5D 與 3D 包裝的主要結構差異是什麼？
2.5D 封裝將晶片並排放置，並透過中介器、RDL 結構或橋接器將它們連接。3D 封裝堆疊是垂直的，並以微凸起或混合黏合方式連接。
Q2。每個 2.5D 封裝都用矽中介器嗎？
不。部分 2.5D 封裝使用 RDL 中介器，將矽取代為聚合物與銅線路由。其他則使用矽橋 - - 小型嵌入的密集布線條 - - 而非完整的中介器。
**Q3。每個 3D 套件都需要 TSV 嗎？
不。當連接必須垂直穿過矽晶片時，TSV 才會被使用，但並非每個 3D 封裝都需要它們。有些設計採用面對面接地，並在每個晶片內橫向布線連接，然後再到垂直介面。
Q4。為什麼3D封裝的熱管理會比較困難？
垂直堆疊主動晶片能將熱量集中在較小體積內。內部晶片距離冷卻表面較遠，熱量必須通過結合層，有時還要通過其他主動晶片才能到達散熱器，這會增加熱阻。
**Q5。HBM 是被視為 2.5D 還是 3D 包裝？
HBM 內部是三維的 - - 記憶體晶片垂直堆疊著 TSV。在系統層級，HBM 堆疊置於處理器旁，並透過 2.5D 中介器路由連接。一個套件結合了這兩種整合方法。
Q6。哪種封裝方式對高效能運算更有利？
兩者都不是普遍優越。2.5D 通常被基於 HBM 的系統所偏好，因為它提供寬廣的記憶體介面與更好的熱管理。當極高的互連密度或較小的佔地面積足以證明額外的熱與製造複雜性時，3D 非常有用。許多先進系統現在同時使用兩者。
